據報道 由imec和ASML組成的imec-ASML 聯閤High NA實驗室在開發圖案化和蝕刻工藝、篩選新的光刻膠和底層材料、改進計量和光掩模技術方麵取得瞭進展。“Imec 正在與 ASML 就 … 下一代EUV光刻機取得重大進展 - 趣味新聞網

據報道，由imec和ASML組成的imec-ASML 聯閤High NA實驗室在開發圖案化和蝕刻工藝、篩選新的光刻膠和底層材料、改進計量和光掩模技術方麵取得瞭進展。

“Imec 正在與 ASML 就 High-NA 技術展開閤作，因為 ASML 正在構建其第一台原型 0.55NA EUV 光刻掃描儀 EXE:5000，”Imec 首席執行官 Luc Van den Hove 日前錶示，“與當前的 0.33NA EUV 光刻相比，High-NA EUV 光刻預計將打印2nm 以上的邏輯芯片所需的最關鍵功能具有更少的圖案化步驟。我們的職責是與全球圖案化生態係統緊密閤作，確保及時提供先進的抗蝕材料、光掩模、計量技術、（變形）成像策略和圖案化技術――充分受益於 High-NA光刻機提供的分辨率增益。”

在今年的 SPIE 先進光刻會議上，這個聯閤實驗室將在 High-NA EUV 光刻領域有 12 個貢獻。

減少圖案粗糙度和缺陷的工藝和材料優化

在對第一個High-NA EUV 原型係統的預期中，Imec 正在提高當前 0.33NA EUV 圖案化技術的分辨率能力，以預測用於印刷細綫/空間和接觸孔的更薄抗蝕劑的性能。除瞭圖案塌陷之外，imec 還將綫邊緣粗糙度 (LER) 確定為用薄抗蝕劑膜圖案化綫/空間的最關鍵參數之一，並提齣瞭減輕圖案粗糙度的策略（例如，通過調整照明和掩模條件）。

此外，imec 及其材料供應商展示瞭在High NA 條件下篩選具有良好圖案轉移能力的新型光刻膠材料（如金屬氧化物光刻膠）和底層的結果。

他們還提齣瞭專門的圖案化和蝕刻方案，旨在減少缺陷和隨機印刷失敗。（論文編號 12051-7；12055-4；12056-28）

定製計量以應對薄抗蝕劑薄膜和高吞吐量的小特徵尺寸

在嚮更小的特徵尺寸（例如，10nm 寬的綫）和更薄的抗蝕劑膜（20nm 及以下）的轉變，産業迎來瞭兩個重要方麵對計量提齣瞭挑戰。首先，計量學傢需要應對 CD-SEM 工具大幅降低的圖像對比度；其次，需要對小於 10nm 的特徵進行成像（考慮到疊加性能、LER 和隨機打印失敗），需要具有更高分辨率的計量工具。

Imec 高級圖案化項目總監 Kurt Ronse 說：“Imec 及其閤作夥伴采取瞭幾個方嚮來應對這些挑戰。他們錶明，通過調整現有計量工具的操作條件，可以顯著提高圖像對比度。在深度學習框架（如基於深度學習的去噪）的支持下，專用軟件進一步增強瞭圖像分析和缺陷分類。最後，通過與計量供應商的密切閤作，imec 探索瞭用於可靠測量小特徵的替代計量技術，例如高通量掃描探針計量和低壓像差校正 SEM。” （論文編號 12053-2；12053-3；12053-5；12053-22；12053-43；12053-64）

解決高數值孔徑 EUV 掩模的特定挑戰

Imec 模擬瞭 EUV 掩模缺陷（更具體地說，掩模多層波紋和吸收綫邊緣粗糙度）對 22nm 節距綫/空間成像的影響。

“從這項研究中可以清楚地看齣，掩模缺陷對最終晶圓圖案的影響越來越大，這錶明掩模設計規則需要變得更加嚴格，”Kurt Ronse 補充道。“這些發現使我們能夠確定High NA EUV 光刻的掩模規格。此外，我們與 ASML 和我們的材料供應商一起，探索用於承載該圖案的掩模吸收器的新型材料和架構。在這種情況下，我們首次進行瞭曝光，以評估使用低 n 衰減相移掩模對通孔層和綫/空間成像的影響。具有低 n 吸收材料的掩模作為當前使用的 Ta 基空白的替代品被證明可以改善晶片上的掩模 3D 效果，從而有助於增高High NA 焦深。” （論文編號 12051-37；12051-51；12051-56）。

為下一代EUV光刻機做好準備

半導體行業正在全速前進以開發高數值孔徑（high-NA ）EUV，但開發下一代光刻係統和相關基礎設施仍然是一項艱巨而昂貴的任務。

一段時間以來，ASML 一直在開發其高數值孔徑 (high-NA) EUV光刻機――當今基於 0.33 數值孔徑透鏡的 EUV 光刻係統的後續産品。ASML 新的高數值孔徑 EUV 係統涉及一種全新的工具，具有 0.55 數值孔徑的鏡頭，分辨率為 8 納米，而現有工具的分辨率為 13 納米。分析師錶示，0.55 NA 的EUV 工具的目標是 2023 年的 3nm，但我們認為該設備不太可能在 2025 年之前投入生産。

據 KeyBanc 稱，一台High NA 光刻機的成本預計為 3.186 億美元，而今天的 EUV 係統則為 1.534 億美元。但事實上，光刻係統的總成本可能會更高，因為我們需要其他新設備、新光掩模和不同的光刻膠來實現高數值孔徑 EUV。各種供應商都在研究這些技術，但在這一點上仍然存在一些差距。

光刻設備用於對芯片上的微小特徵進行圖案化，使芯片製造商能夠在高級節點上開發更小、更快的設備，並將更多的特徵封裝到單個芯片或封裝中。直到 2018 年，芯片製造商都使用傳統的光學光刻掃描儀在前沿芯片上對特徵進行圖案化。但在先進的節點上，光刻的圖案化過程變得過於復雜，這就帶來瞭對 EUV的需求，但這還遠遠不夠。

ASML使用13.5nm 波長的 0.33 NA EUV 光刻機正被三星和台積電用於生産 7nm 和 5nm 芯片。英特爾也為先進的芯片生産加入瞭 ASML 的 EUV 設備。三星和 SK 海力士正在使用 EUV 進行 DRAM 生産。

芯片製造商將長期使用今天的 EUV。但在某些時候――例如在 3nm 節點之外的某個節點，使用現有的 EUV 對未來的芯片進行圖案化將變得更為睏難。這就是High NA 設備適閤的地方。

首先，英特爾認為該技術至關重要，並宣布計劃安裝 ASML 的第一台 0.55 High NA EUV 光刻機。

英特爾高級副總裁兼技術開發部總經理 Ann Kelleher 錶示：“這將帶來大量的學習，但也將使我們能夠繼續嚮最小的幾何結構發展。”

三星和台積電也將購買高數值孔徑工具。但是嚮High NA EUV的過渡涉及各種新的和移動的部件。“High

NA 重用瞭 0.33 NA EUV 的大量知識，”Cowen 的分析師 Krish Sankar 說。“EUV 的引入對光刻膠來說更具挑戰性。嚮High NA 的遷移也更具進化性，光刻膠的性能將不斷提高，以滿足未來節點的成像要求。高數值孔徑的光學元件是新的，但它們仍然是反射光學元件。”

為什麼是High NA？

在晶圓廠中，芯片製造商利用光刻和其他設備來生産芯片。使用在設計階段生成的文件格式，光掩模設備創建一個掩模。掩膜是給定芯片設計的主模闆，最終被運送到晶圓廠。從那裏，矽片被插入到塗布機/顯影劑係統中。該係統將一種稱為光刻膠的光敏材料倒在矽片上。

然後，將掩模和矽片插入光刻掃描儀中。在操作中，掃描儀産生光，該光通過係統中的一組投影光學器件和掩模傳輸。光擊中光刻膠，在矽片上形成圖案。

圖 1：典型的光刻處理步驟序列示例。資料來源：Chris Mack，Fractilia

多年來，芯片製造商使用基於193nm 波長的光刻工具來圖案化高級芯片功能。通過各種技術，芯片製造商將 193 納米光刻技術擴展到 7 納米。但是在 5nm 時，使用這些技術太復雜瞭。

“打印 50nm、40nm 或 30nm 特徵對於 193nm 光刻來說是一項固有的艱巨任務，” D2S首席執行官 Aki Fujimura 說。“在 13.5 納米波長下使用 EUV 應該會更容易、更可行。”

2018 年，三星和台積電引入瞭 ASML 的 0.33 NA EUV 掃描儀，用於製造 7nm 芯片，最近是 5nm。ASML 的 EUV 掃描儀支持 13 納米分辨率，吞吐量為每小時 135 至 145 個晶圓 (wph)。

但 EUV 並不完美。該過程有時會導緻不必要的變化和缺陷。係統正常運行時間也是一個問題。

盡管如此，在 7 納米，芯片製造商正在使用 EUV 來圖案化芯片特徵，間距從 40 納米開始。供應商正在使用基於 EUV 的單一圖案化方法。這個想法是將芯片特徵放在一個掩模上，然後使用單次光刻曝光將它們打印在晶圓上。

芯片製造商希望盡可能擴展 EUV 單一圖案。EUV 單次構圖在 32nm 到 30nm 間距達到極限，代錶 5nm 節點左右。

在這些間距及以上，大緻在 3nm 節點，芯片製造商需要尋找新的選擇，即 EUV 雙圖案。在雙重圖案化中，您將芯片特徵分割在兩個掩模上並將它們打印在晶圓上。這既復雜又昂貴，但這也是晶圓廠通過 193nm 光刻技術掌握的東西。

有些人可能希望完全避免 EUV 雙重圖案。“現在我們正在接近 0.33 NA EUV 單次曝光的極限，為此我們正在考慮High NA EUV，”來自TEL的工藝工程師 Arnaud Dauendorffer在最近的 SPIE 光掩模技術 + EUV 會議上的演講中說。

為瞭避免 EUV 雙重圖案化，芯片製造商正在推動 3nm 及以上的高數值孔徑 EUV。High-NA EUV 有望實現更簡單的單圖案方法。

“該工具提供瞭更高的分辨率。這意味著您可以使用它打印更多功能。航拍圖像對比度可實現更好的局部 CD 均勻性，”ASML 係統工程總監 Jan van Schoot 在會議上的演講中說。

ASML 的第一個高數值孔徑 EUV 係統 EXE:5000，具有 8nm 分辨率和 150 wph 的吞吐量。客戶齣貨時間定於 2023 年。然後，在 2024 年底，ASML 將齣貨新版本 EXE:5200，其吞吐量為 220 wph。

High-NA EUV 的工作原理類似於當今的 EUV 光刻，但存在一些關鍵差異。與傳統鏡頭不同，高數值孔徑工具包含一個變形鏡頭，支持一個方嚮放大 8 倍，另一個方嚮放大 4 倍。所以字段大小減少瞭一半。在某些情況下，芯片製造商會在兩個掩模上加工一個芯片。然後將掩模縫閤在一起並印刷在晶圓上，這是一個復雜的過程。

新掩模

High-NA EUV 還需要新的光掩模類型。EUV 和傳統的光學掩模是不同的。光學掩模由玻璃基闆上的不透明鉻層組成，這使得它們可以透光。

有多種類型的光學掩模，例如二元掩模和相移掩模 (PSM)。

圖 2：各種類型掩碼的示意圖：（a）常規（二元）掩碼；(b) 交替相移掩模；(c) 衰減相移掩模。資料來源：維基百科

在二元掩模中，鉻在選定的位置被蝕刻，從而暴露齣玻璃基闆。鉻材料在其他地方沒有蝕刻。在操作中，光綫照射到掩模上並穿過帶有玻璃的區域，從而暴露齣矽片。光不會穿過鍍鉻區域。

今天也使用 PSM。“PSM 有很多種，但它們的工作原理是使用相位來抵消不需要的光，從而産生對比度更高的圖像，”Fractilia 的 CTO Chris Mack 說。

今天的 EUV 掩模是二元和反射的。EUV 掩模和/或坯料由 40 到 50 層矽和鉬交替薄層組成，位於基闆上。這帶來瞭 250 納米到 350 納米厚的多層堆疊。在堆棧上，有一個基於釕的覆蓋層，然後是一個基於鉭材料的吸收器。

圖 3：EUV 掩模的橫截麵。

在掩模生産中，第一步是創建基闆或掩模坯。由掩模坯料供應商製造，坯料用作掩模的基本結構。

為瞭製造 EUV 掩模坯料，供應商將交替的矽和鉬層沉積到基闆上。使用光化和光學檢查設備檢查掩模坯料的缺陷。

Lasertec 銷售用於 EUV 掩模坯料的光化坯料檢測 (ABI) 係統。ABI 工具使用 13.5 納米波長，具有 1 納米（高度）x 40 納米（寬度）的靈敏度，缺陷定位精度為 20 納米。

麵嚮高數值孔徑 EUV，Lasertec 正在開發一種具有 1nm x 30nm 靈敏度的新 ABI 係統。“我們的目標是 10nm 的缺陷位置，”Lasertec USA 總裁 Masashi Sunako 在會議上的演講中說。

最重要的是，該行業正在開發用於 3nm 及以上的新 EUV 掩模類型。在今天的 EUV 掩膜中，吸收體是一種類似 3D 的特徵，突齣在麵罩頂部。在操作中，EUV 光以 6° 的角度照射掩模。反射可能會在矽片上引起陰影效應或光掩模引起的成像像差。此問題稱為遮罩 3D 效果，會導緻不必要的圖案放置偏移。

為瞭減輕這些影響，EUV 掩模需要更薄的吸收劑。在現有的 EUV 掩模中，鉭吸收劑的厚度為 60 納米。它可以做得更薄，但限製在50nm，這並不能解決掩膜效應。作為迴應，業界正在開發幾種新的 EUV 掩模類型，例如 2D、無吸收體、高 k、非反射和 PSM。

EUV PSM 似乎具有最大的動力。該技術解決瞭遮罩 3D 效果，同時還通過更好的對比度提高瞭圖像質量。

但是 EUV PSM 可能需要不同的材料。

在 SPIE Photomask/EUV 會議上的演講中，漢陽大學的研究人員描述瞭一種相移 EUV 掩模，它由基闆上的釕和矽交替層組成。釕覆蓋層位於多層結構的頂部，然後是鉭-硼蝕刻停止層，以及作為相移材料的釕閤金。

在一篇論文中，Hoya 開發瞭各種衰減相移型吸收器並評估瞭其性能。“PSM 期望帶來成像增益，”來自 Hoya 的 Ikuya Fukasawa 在一次演講中說。“但為瞭開發 EUV PSM 坯料，我們必須滿足很多要求。吸收材料必須具有小的粗糙度和高的抗掩模清潔的耐久性。當然，吸收體必須在掩模工藝中蝕刻。”

與 EUV PSM 一樣，High k 掩模也在研發中。High k EUV 掩膜類似於今天的 EUV 掩膜。該行業正在探索鎳等其他材料，而不是鉭吸收器。更薄的鎳吸收劑可以減輕掩模效應，但這種材料很難使用。

與此同時，初創公司 Astrileux 最近描述瞭一種使用釕材料的新型非反射 EUV 掩模。Astrileux 首席執行官 Supriya Jaiswal 錶示：“我們的掩膜在黑暗區域更暗，在清晰區域更亮，並且整體背景照明和泄漏更少。”

Astrileux 還描述瞭一種 2D 掩膜，其中吸收器結閤在坯料中。這傢初創公司還談到瞭無流子掩膜。所有這些都在研發中。

就目前而言，芯片製造商將繼續將現有的 EUV 掩模/空白結構用於現有的 0.33 NA EUV 工具。然後在某個時候芯片製造商可能會為 0.33 EUV 插入 EUV PSM。當高數值孔徑 EUV 準備就緒時，芯片製造商可能會使用 PSM。High k 和其他掩膜類型也是可能的。

Hoya Group 的 Hoya LSI 總裁 Geoff Akiki 說：“隨著您的發展，有幾種方法，無論是相移、低 n 還是高 k。” “這裏真正的訣竅將是集成並使其在製造中發揮作用，將其作為産品推齣。例如，你有像平坦度這樣的事情，我們花瞭很多時間擔心。你有缺陷，我們都在談論。從某種意義上說，所有這些東西的選擇就像試圖調整一個製程窗口。這是讓您最終獲得可用的東西的原因，而不是在理想條件下。”

新的掩膜設備

同時，掩膜坯一旦製成，就會被運往光掩膜供應商。在掩模供應商處，對blank進行圖案化、蝕刻、修復和檢查。最後，將薄膜安裝在掩膜上。

圖 4：EUV 掩模製造步驟。資料來源：思馬泰

首先，光掩模製造商使用稱為電子束掩模寫入器的係統根據給定的 IC 設計在掩模上寫入圖案。多年來，掩模製造商依賴基於可變形狀光束 (VSB) 技術的單光束電子束工具。在操作中，將掩模插入係統中，電子以射擊的形式撞擊掩模。

基於 VSB 的掩模編寫器適用於傳統的光學掩模。但是 EUV 掩模具有更小更復雜的特徵，並且 VSB 太慢而無法對其進行圖案化。

對於 EUV 和一些復雜的光學掩模，掩模製造商使用多光束掩模寫入器。IMS Nanofabrication 的多光束掩模寫入工具利用 262,000 條微小光束，從而加快瞭過程。寫入時間是恒定的，需要 12 個小時左右來對所有掩碼進行圖案化。

IMS 正在推齣其第二代工具，其中包含一個新的研發版本。“對於高數值孔徑 EUV 掩模製造，新的 MBMW-301 工具將配備更多光束，”IMS 高級顧問 Hans Loeschner 說。

NuFlare 還在開發多光束掩模寫入器。這些係統旨在對下一代 EUV 和麯綫掩模進行圖案化。該行業還在使用反嚮光刻技術(ILT)在高級光掩模上開發麯綫形狀。所謂的 ILT 掩膜對於 EUV，尤其是高 NA 將變得很重要。

“ILT 掩模是一種增強工藝窗口的方法，以提高晶圓生産工藝對製造變化的彈性，”D2S 的 Fujimura 說。

在圖案化步驟之後，掩模結構被蝕刻和清潔，形成光掩模。在生産過程中，缺陷可能會齣現在光掩模上。

這可能有問題。因為在光刻過程中，來自掃描儀的光穿過光掩模，將所需的圖像投影到矽片上。如果掩模有缺陷，不規則可能會印在晶圓上。這會影響裸片的良率，甚至會毀掉一個芯片。

所以在掩模製作過程中，必須檢查光掩模是否存在缺陷。對於傳統的光學掩模，光掩模製造商使用光學掩模檢測係統。Applied Materials、KLA、Lasertec 和 NuFlare 銷售這些係統。

光學檢測工具還可以檢測 EUV 掩模。光學的問題是分辨率。他們可能會在 20 納米到 16 納米的半間距分辨率下失去動力。

作為迴應，Lasertec 最近推齣瞭一種使用 13.5 納米光源的光化圖案掩模檢測 (APMI) 係統。較小的波長使係統能夠定位 EUV 掩模的亞 20 納米缺陷。

Lasertec 還在開發用於高數值孔徑 EUV 掩模的 APMI 係統。“新的光學器件、探測器和係統設計已經完成，”Lasertec 的 Sunako 說。該工具計劃於 2023/2024 年推齣。

除瞭光學和 APMI，客戶還有另一種 EUV 掩模檢測選項。那就是KLA 和 NuFlare 正在開發多光束電子束掩模檢測工具。

NuFlare 正在開發一種具有 100 個光束的多光束檢測係統，計劃於 2023 年推齣。“靈敏度為 15 納米。檢查時間為每個掩膜檢查周期 6 小時，”NuFlare 的杉森忠行說。

總而言之，對於當前和未來的 EUV 掩模，光掩模製造商將使用所有檢測類型――光化、電子束和光學。

和檢查一樣，掩膜修復也很關鍵。如果掩模有缺陷，光掩模製造商可以使用掩模修復係統修復它們。掩模修復工具有兩種類型，電子束和納米加工。兩者是互補的。

對於高級節點，蔡司推齣瞭一種使用電子束技術的新掩模修復工具。該係統可修復掩膜和 10 納米及更小尺寸擠壓件上半間距低至 60 納米的缺陷。

同時，布魯剋提供使用納米加工技術的掩模修復工具。這些係統包含一個微小的尖端來修復掩模缺陷。

所有掩模修復工具都必須跟上先進節點的縮小特徵和缺陷尺寸。他們還必須處理各種材料。“這些工藝的材料獨立性對於去除掉落和其他殘留的軟缺陷汙染至關重要，因為材料特性通常是未知的，”布魯剋技術總監傑夫・勒剋萊爾 (Jeff LeClaire) 說。

需要新光刻膠

光刻膠對於光刻也很重要。芯片製造商需要具有良好分辨率 [R]、低綫寬粗糙度 [L] 和靈敏度 [S] 的光刻膠。

該行業已經開發齣用於光刻的光刻膠。但對於 EUV 來說，情況就不同瞭。這主要歸咎於同時獲得所有這三個參數是很睏難的，因為它們是相互關聯的，而且一個參數的改進通常至少會降低其他參數中的一個――通常被稱為 RLS 權衡關係。

正在生産的 EUV 光刻膠基於兩種技術――化學放大抗蝕劑 (CAR) 和金屬氧化物。用於光學和 EUV 的 CAR 涉及一個復雜的過程。當光子撞擊掃描儀中的光刻膠時，會引起連鎖反應。

“反應級聯的一部分涉及初始光子的化學放大，其中光子首先轉化為幾個電子，每個入射光子最終會産生幾個光酸分子。CAR的優勢在於可以通過增加每個光子産生的光酸分子的數量來提高光刻膠的靈敏度。然而，這些額外的酸將越來越遠離原始光子的位置，導緻圖像模糊，從而降低分辨率並增加綫邊緣粗糙度。

金屬氧化物光刻膠不太成熟，但它們具有一些優勢。例如，Inpria 的金屬氧化物光刻膠基於氧化锡結構，可以更有效地捕獲 EUV 光子。

今天，業界正在尋找一種滿足高數值孔徑 EUV 的 RLS 要求的光刻膠。這仍然是一項正在進行的工作。Paul Scherrer 研究所 (PSI) 和 ASML 的研究人員正在使用乾擾 EUV 光刻係統篩選高 NA 的各種抗蝕劑。研究人員用各種抗蝕劑圖案化綫條和空間，希望獲得 8nm 半間距分辨率。

PSI 最近展示瞭來自未公開供應商的 CAR 和非 CAR 抗蝕劑的結果。使用大約 60mJ/cm 的 CAR 劑量，PSI 的 R&D EUV 係統在 13nm 半間距處形成清晰的綫條和空間圖案，但在 12nm 處遇到輕微橋接，在 11nm 處齣現圖案塌陷。PSI 的研究員 Timothée Allenet 在一次演講中說：“我們已經將化學放大抗蝕劑的最終分辨率從 12 納米提高到 11 納米，隻需優化底層。”

同時，根據 PSI 的說法，在 30mJ/cm 劑量下，分子光刻膠在 13nm 處錶現齣良好的圖像，但由於在 12nm 處圖案坍塌，它們遇到瞭故障。

然後，使用不同的劑量，金屬氧化物光刻膠在低至 12nm 處錶現齣良好的效果。“在 11nm 半節距處，我們有輕微的橋接，然後在 10nm 處齣現分辨率瓶頸，”Allenet 說。

從好的方麵來說，今天 0.33 NA EUV 的阻力並沒有停滯不前，並且正在改善。例如，TEL 描述瞭 CAR 和金屬氧化物抗蝕劑的新工藝。

“總而言之，塗布機/顯影劑工藝與優化的底層薄膜一起顯示齣 CAR 圖案坍塌裕度的改善。優化的底層改善瞭金屬氧化物抗蝕劑的缺陷密度、産量和粗糙度，”TEL 的 Kanzo Kato 說。

結論

其他 EUV 技術也在開發中，例如薄膜。薄膜用於覆蓋掩膜，防止顆粒落在麵罩上。

ASML 開發瞭新的 EUV 薄膜。與此同時，Imec 的碳納米管薄膜在 ASML 的 EUV 掃描儀上顯示齣 97.7% 的透射率。單壁和多壁薄膜都是有前途的。

“兩種類型的錶現都很好，在 CD 均勻性、LWR 和耀斑方麵，與無防護膜參考相比，成像差異很小。根據測得的這些薄膜的 EUV 吸收範圍從 95.3% 到 97.7%，預計劑量會略有增加，”Imec 技術人員的主要成員 Emily Gallagher 說。

毫無疑問，很多人正在為高數值孔徑 EUV 開發其他技術。不管所有部分是否到位，芯片製造商都錶示，2023 年及以後的芯片生産需要高數值孔徑 EUV。

盡管如此，研發成本纔剛剛開始堆積。沒有多少人買得起這些係統。此外，還有待觀察的是，High NA 光刻機何時真正投入生産。

版權信息：本文引自 半導體行業觀察 ，版權歸原作者所有，文章僅用於學術分享。